SPI-S
大量高速互連技術導入市場應用的趨勢，為設計人員在高速訊號處理方面帶來了顯著變革。
光互連網路論壇(Optical Internetworking Forum，OIF)在去年底發表了可擴充性系統封包介面(SPI-S)，該介面旨在為通訊系統中的晶片和板間通訊提供6Gbit/s或更高的資料傳輸速率。
去年12月初，PCI特別興趣小組(PCI-SIG)制訂了PCI Express 2.0規格，它採用原有的5GHz訊號傳輸速率。而RapidIO協會也已開始在美國和亞洲等地巡迴，討論高達6.25Gbit/s的2.0版互連規格。
儘管上述技術均鎖定各種通訊與電腦系統，且其目標有時也會重疊，但這些技術全部都將成為板卡設計人員的可選工具。同時，向更高資料速率轉移也需要互連設計的新技術，特別是在訊號完整性方面。
“目前，業界對5~6.25Gbit/s的資料傳輸速率尚未有迫切需求，但在實際應用出現前，標準組織對該技術預先進行定義使其隨時可用是相當重要的，”RapidIO協會執行總監Tom Cox表示。
SPI-S推出之際，恰逢通訊巨擘思科系統(Cisco Systems)發佈完全自行開發的Interlaken協議，該協議已用於思科為其系統所設計的多款ASIC之中。在思科內部，此協議亦被稱為‘Spaui’，因為它混合了現有的SPI 4.2互連以及10Gb乙太網路鏈接的XAUI標準。目前光是在思科儲存網路部門總共開發的15款ASIC中，就有12款採用了Interlaken協議。
什麼是SPI-S？
SPI-S是OIF試圖實現其已通過正式標準審核程序協議的介面。類似於Interlaken，它獨立於任何實體傳輸，但針對短距離和長距離版本的CEI進行設計，目前的長、短距離範圍版本分別是11和6Gbit/s。
這兩種協議都扮演著使現有SPI 4.2鏈接升級的角色。SPI 4.2同時定義了協議和實體層，所以固定於16條600~900Mbit/s的通道。相較之下，SPI-S或Interlaken則適用於未來的任何高速實體互連。
OIF實際上是由晶片和系統公司共同組成的聯盟，去年初才展開25Gbit/s電氣層工作，該工作也許要經過18~36個月才能完成。
“SPI-S可調整至任何資料寬度或電氣訊號傳輸速率，因此未來我們就不用再為每個新一代規格重新開發協議，”IBM ASIC工程師暨OIF實體和鏈路層工作小組主席Dave Stauffer表示，該工作小組負責定義SPI-S。
Cortina公司產品經理Fred Olsson表示，Interlaken是大約在18個月以前所開發的，當時SPI-S仍在開發中，但該公司已試圖快速向市場推出可提升訊號傳輸速率的板卡。“當時市場上急需這種產品，大家便開始研發自己的專有技術，”Olsson說。“但我們也需要一些開放性的產品。”
Cortina並不打算升級Interlaken或因此收取授權費用。因為Cortina在今年推出的網路晶片組將使用Interlaken，所以該公司希望這項協能夠盡可能地被廣泛採納，他接著說。
Interlaken和SPI-S在技術上的某些差異使得思科選擇採用Interlaken，思科資料中心業務部的ASIC工程總監Ramesh Sivakolundu表示。儘管SPI-S採用的是通用的64/66編碼方法，而Interlaken採用的是64/67，“但後者在我們採用具備直流耦合的串列/解串列器連接時，能提供更良好的執行效能，” Sivakolundu表示。
Interlaken具有24位元的迴圈冗餘校驗(CRC)碼，相較之下，SPI-S的CRC則是12位元。另外，Interlaken的流量控制也更簡單，並建置了諸如meta-frame等SPI-S缺乏的其他機制，Sivakolundu表示。
SPI-S和Interlaken均瞄準了用於連結單一板卡或背板上速度高於SPI 4.2的流量訊框傳輸(traffic-framing)和網路處理晶片。OIF互連的這些串流語義(streaming semantics)則針對在一個通訊系統內能以高速可靠處理封包的傳輸應用。
相比之下，PCI Express和RapidIO採用的基於直接記憶體存取(DMA)、且以CPU為中心的模式，OIF行銷部門主管暨PMC-Sierra首席工程師Brian Holden表示。在發生系統故障時，SPI互連會試圖自動重新建立連線。相對地，在發生系統故障後，基於DMA的互連一般需要手動重新啟動系統，Holden表示。
5GHz的PCI Express 2.0確實是針對電腦應用所開發。預計它首先會用在對頻寬要求較高的繪圖處理領域，而後是伺服器和儲存應用。然而，由於Express 1.0在PC上的大量普及，預計Express 2.0在未來的嵌入式和通訊系統中，將以一種低成本選項佔據更多優勢。
一種定義眼圖和相容性的配套電氣規格仍處於0.7草案版本階段，但預計今年6月可制訂完成。PCI Express 2.0的相容性和互通作業性測試則預計於今年底展開，2008年便可見到產品上市。
RapidIO協會尚未對支援5和6.25Gbit/s傳輸的串列RapidIO進行最終表決。該協會已在其於美國、日本、中國和印度等地的巡迴發表會中，為各地相關領域的工程師闡述了該規格的細節。
RapidIO 2.0將採用3.125Gbit/s 的XAUI電氣介面，或採用與SPI-S相同的OIF CEI實體層。它將支援1、2、4、8或16通道。2.0版的新特性包括一個串流封包格式、虛擬通道、一個流量管理規格，以及一個端點流量控制仲裁規格。
SPI-S主要將用於鏈接訊框器和封包處理晶片。相對地，RapidIO協會的Cox表示，RapidIO的用途將更廣泛，可涵蓋晶片到晶片、背板和構造應用，特別是那些需要DMA語義的應用。
圖1：SPI-S通常用於通訊系統中，以連接訊框器與封包處理晶片。
高速測試挑戰
所有新互連技術都可能為板卡設計者帶來訊號完整性問題。“以3Gbit/s的速率在約30英吋距離內傳輸資料時，你仍可合理地觀察到收發器上的現象，”SiSoft軟體副總裁Todd Westerhoff表示。“但當速率提升到6Gbit/s時，就無法觀測到什麼了。”
“傳統示波器和測試探棒的用處越來越小，”Signal Consulting公司的諮詢顧問Howard Johnson表示。“為了進行訊號完整性等測試，我們應該改變訊號測試方式。”
在6Gbit或更高速率時，收發器仍將如往常般利用訊號調節和濾波技術以協助擷取通過板卡上的訊號。但每家晶片製造商都具有像預加重和等化技術等自己的方法。工程師需要一種標準方案，以便能在不同廠商提供的高速傳送器和接收器之間打造一個閉鎖迴路，並使各個差異晶片能彼此協同工作，Westerhoff表示。
圖2：當速率達到6Gbps時，SPI-S便可望成為下一代快速介面的首選規格。PCI Express 2.0與RapidIO 2.0即將出爐。
“所有6Gb的系統，都需要某些可使這些傳送器和接收器透過控制軟體彼此的通訊，以達到最佳化的能力，”他說。SiSoft是幾家致力於開發產品以解決此類問題的廠商之一。
思科的Sivakolundu表示，思科在進行6Gbit/s或更高速率設計時遇到許多挑戰。其中包括要滿足CRC24和CRC32規格、設計一款好的擾頻器和解擾頻器方案，以及同步化接收器和傳送器等。
其他問題還包括映射內部虛擬和外部實體通道。思科設計了一個能在設定的最大值內使用任何通道的通用方案。在一個系統內，鏈路級處理和每通道流量控制也一直是個問題，Sivakolundu補充說。
但對許多工程師來說，因為6Gbit速率而引發的問題仍然很遙遠。部份業界觀察家表示，目前許多高速互連設計仍處於1~3Gbit/s的水準。“幾家公司雖已在實驗室中進行5~6Gbit的試驗，但這僅佔一小部份，”Westerhoff介紹道。
然而，Signal Consulting的Johnson表示，在朝向更高訊號傳輸邁進時，業界應加快腳步。他指出，晶片和板級互連速率每幾年僅成長一倍，在此同時，乙太網路的速度已經提升十倍。
“我希望我們能有勇氣實現晶片至晶片的互連願景。每次僅進步一點點，是無法成就大事的，”Johnson說。“你所完成的設計必須可支援各種速率和不同的電壓。我還曾經與板卡上有著8個穩壓器的工程師們打過交道呢！”
作者：麥利
光互連網路論壇(Optical Internetworking Forum，OIF)在去年底發表了可擴充性系統封包介面(SPI-S)，該介面旨在為通訊系統中的晶片和板間通訊提供6Gbit/s或更高的資料傳輸速率。
去年12月初，PCI特別興趣小組(PCI-SIG)制訂了PCI Express 2.0規格，它採用原有的5GHz訊號傳輸速率。而RapidIO協會也已開始在美國和亞洲等地巡迴，討論高達6.25Gbit/s的2.0版互連規格。
儘管上述技術均鎖定各種通訊與電腦系統，且其目標有時也會重疊，但這些技術全部都將成為板卡設計人員的可選工具。同時，向更高資料速率轉移也需要互連設計的新技術，特別是在訊號完整性方面。
“目前，業界對5~6.25Gbit/s的資料傳輸速率尚未有迫切需求，但在實際應用出現前，標準組織對該技術預先進行定義使其隨時可用是相當重要的，”RapidIO協會執行總監Tom Cox表示。
SPI-S推出之際，恰逢通訊巨擘思科系統(Cisco Systems)發佈完全自行開發的Interlaken協議，該協議已用於思科為其系統所設計的多款ASIC之中。在思科內部，此協議亦被稱為‘Spaui’，因為它混合了現有的SPI 4.2互連以及10Gb乙太網路鏈接的XAUI標準。目前光是在思科儲存網路部門總共開發的15款ASIC中，就有12款採用了Interlaken協議。
什麼是SPI-S？
SPI-S是OIF試圖實現其已通過正式標準審核程序協議的介面。類似於Interlaken，它獨立於任何實體傳輸，但針對短距離和長距離版本的CEI進行設計，目前的長、短距離範圍版本分別是11和6Gbit/s。
這兩種協議都扮演著使現有SPI 4.2鏈接升級的角色。SPI 4.2同時定義了協議和實體層，所以固定於16條600~900Mbit/s的通道。相較之下，SPI-S或Interlaken則適用於未來的任何高速實體互連。
OIF實際上是由晶片和系統公司共同組成的聯盟，去年初才展開25Gbit/s電氣層工作，該工作也許要經過18~36個月才能完成。
“SPI-S可調整至任何資料寬度或電氣訊號傳輸速率，因此未來我們就不用再為每個新一代規格重新開發協議，”IBM ASIC工程師暨OIF實體和鏈路層工作小組主席Dave Stauffer表示，該工作小組負責定義SPI-S。
Cortina公司產品經理Fred Olsson表示，Interlaken是大約在18個月以前所開發的，當時SPI-S仍在開發中，但該公司已試圖快速向市場推出可提升訊號傳輸速率的板卡。“當時市場上急需這種產品，大家便開始研發自己的專有技術，”Olsson說。“但我們也需要一些開放性的產品。”
Cortina並不打算升級Interlaken或因此收取授權費用。因為Cortina在今年推出的網路晶片組將使用Interlaken，所以該公司希望這項協能夠盡可能地被廣泛採納，他接著說。
Interlaken和SPI-S在技術上的某些差異使得思科選擇採用Interlaken，思科資料中心業務部的ASIC工程總監Ramesh Sivakolundu表示。儘管SPI-S採用的是通用的64/66編碼方法，而Interlaken採用的是64/67，“但後者在我們採用具備直流耦合的串列/解串列器連接時，能提供更良好的執行效能，” Sivakolundu表示。
Interlaken具有24位元的迴圈冗餘校驗(CRC)碼，相較之下，SPI-S的CRC則是12位元。另外，Interlaken的流量控制也更簡單，並建置了諸如meta-frame等SPI-S缺乏的其他機制，Sivakolundu表示。
SPI-S和Interlaken均瞄準了用於連結單一板卡或背板上速度高於SPI 4.2的流量訊框傳輸(traffic-framing)和網路處理晶片。OIF互連的這些串流語義(streaming semantics)則針對在一個通訊系統內能以高速可靠處理封包的傳輸應用。
相比之下，PCI Express和RapidIO採用的基於直接記憶體存取(DMA)、且以CPU為中心的模式，OIF行銷部門主管暨PMC-Sierra首席工程師Brian Holden表示。在發生系統故障時，SPI互連會試圖自動重新建立連線。相對地，在發生系統故障後，基於DMA的互連一般需要手動重新啟動系統，Holden表示。
5GHz的PCI Express 2.0確實是針對電腦應用所開發。預計它首先會用在對頻寬要求較高的繪圖處理領域，而後是伺服器和儲存應用。然而，由於Express 1.0在PC上的大量普及，預計Express 2.0在未來的嵌入式和通訊系統中，將以一種低成本選項佔據更多優勢。
一種定義眼圖和相容性的配套電氣規格仍處於0.7草案版本階段，但預計今年6月可制訂完成。PCI Express 2.0的相容性和互通作業性測試則預計於今年底展開，2008年便可見到產品上市。
RapidIO協會尚未對支援5和6.25Gbit/s傳輸的串列RapidIO進行最終表決。該協會已在其於美國、日本、中國和印度等地的巡迴發表會中，為各地相關領域的工程師闡述了該規格的細節。
RapidIO 2.0將採用3.125Gbit/s 的XAUI電氣介面，或採用與SPI-S相同的OIF CEI實體層。它將支援1、2、4、8或16通道。2.0版的新特性包括一個串流封包格式、虛擬通道、一個流量管理規格，以及一個端點流量控制仲裁規格。
SPI-S主要將用於鏈接訊框器和封包處理晶片。相對地，RapidIO協會的Cox表示，RapidIO的用途將更廣泛，可涵蓋晶片到晶片、背板和構造應用，特別是那些需要DMA語義的應用。
圖1：SPI-S通常用於通訊系統中，以連接訊框器與封包處理晶片。
高速測試挑戰
所有新互連技術都可能為板卡設計者帶來訊號完整性問題。“以3Gbit/s的速率在約30英吋距離內傳輸資料時，你仍可合理地觀察到收發器上的現象，”SiSoft軟體副總裁Todd Westerhoff表示。“但當速率提升到6Gbit/s時，就無法觀測到什麼了。”
“傳統示波器和測試探棒的用處越來越小，”Signal Consulting公司的諮詢顧問Howard Johnson表示。“為了進行訊號完整性等測試，我們應該改變訊號測試方式。”
在6Gbit或更高速率時，收發器仍將如往常般利用訊號調節和濾波技術以協助擷取通過板卡上的訊號。但每家晶片製造商都具有像預加重和等化技術等自己的方法。工程師需要一種標準方案，以便能在不同廠商提供的高速傳送器和接收器之間打造一個閉鎖迴路，並使各個差異晶片能彼此協同工作，Westerhoff表示。
圖2：當速率達到6Gbps時，SPI-S便可望成為下一代快速介面的首選規格。PCI Express 2.0與RapidIO 2.0即將出爐。
“所有6Gb的系統，都需要某些可使這些傳送器和接收器透過控制軟體彼此的通訊，以達到最佳化的能力，”他說。SiSoft是幾家致力於開發產品以解決此類問題的廠商之一。
思科的Sivakolundu表示，思科在進行6Gbit/s或更高速率設計時遇到許多挑戰。其中包括要滿足CRC24和CRC32規格、設計一款好的擾頻器和解擾頻器方案，以及同步化接收器和傳送器等。
其他問題還包括映射內部虛擬和外部實體通道。思科設計了一個能在設定的最大值內使用任何通道的通用方案。在一個系統內，鏈路級處理和每通道流量控制也一直是個問題，Sivakolundu補充說。
但對許多工程師來說，因為6Gbit速率而引發的問題仍然很遙遠。部份業界觀察家表示，目前許多高速互連設計仍處於1~3Gbit/s的水準。“幾家公司雖已在實驗室中進行5~6Gbit的試驗，但這僅佔一小部份，”Westerhoff介紹道。
然而，Signal Consulting的Johnson表示，在朝向更高訊號傳輸邁進時，業界應加快腳步。他指出，晶片和板級互連速率每幾年僅成長一倍，在此同時，乙太網路的速度已經提升十倍。
“我希望我們能有勇氣實現晶片至晶片的互連願景。每次僅進步一點點，是無法成就大事的，”Johnson說。“你所完成的設計必須可支援各種速率和不同的電壓。我還曾經與板卡上有著8個穩壓器的工程師們打過交道呢！”
作者：麥利
留言